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Cours scientifiques - ES201 : Architecture des microprocesseurs

Domaine > Sciences et technologies de l'information et de la communication.

Descriptif

Ce cours est une introduction a l'architecture des microprocesseurs de type séquentiel (superscalaire statique et dynamique) et parallèle (multicoeurs). On introduira les mécanismes de base de fonctionnement ainsi que les méthodologies de conception architecturales. Partant de l'analyse de programmes de référence (benchmarks) et leurs besoins en calcul nous synthétiserons ces besoins et dériverons les supports matériels pour leurs exécutions. En particulier, la définition du jeu d'instruction des microprocesseurs le mode d'exécution des instructions, les mécanismes d'accès a la mémoire et les mécanismes d'interaction avec les péripheriques seront présentés. Le cours s'appuira sur des nombreux exemples basés sur des processeurs commerciaux comme Intel (Core i7, Xeon)  , AMD (FX, serie R) et la famille ARM (Cortex-M/R/A). Enfin le cours a pour objectif aussi de montrer comment ces mécanismes architecturaux interagissent avec les applications logicielles et le systeme d'exploitation et comment ils peuvent aussi influencer les methodes de programmation.
Une introduction aux architectures multi-coeurs  sera aussi effectuée avec une focalisation sur les réseaux d'interconnections (NOC- Network-on-Chip), les techniques de synchronisation et la cohérence mémoire. Les question d'implémentation avec les  considérations de consommation d'énergie et de surface de silicum seront traitées. L'exemple des produits de la société KALRAY http://www.kalray.eu/kalray/products/#processors du Plateau de Saclay seront aussi détaillés. 

Objectifs pédagogiques

 

Etre capable, grâce à la maîtrise de l'architecture des microprocesseurs mono-cœur et multi-cœur :

- d'évaluer les performances des microprocesseurs par simulation et mesures directes ;

- de concevoir et d'optimiser le  dimensionnement de l'architecture des microprocesseurs multi-cœur sous contraintes de consommation énergétique, de surface et de performances ;

- d'optimiser des applications logicielles HPC embarquées ;

- de proposer des solutions architecturales de calcul HPC à base de microprocesseurs multi-cœur.

22 heures en présentiel (7 blocs ou créneaux)
réparties en:
  • Contrôle : 2
  • Cours magistral : 8
  • Travaux dirigés en salle info : 12

44 heures de travail personnel estimé pour l’étudiant.

effectifs minimal / maximal:

/60

Diplôme(s) concerné(s)

Parcours de rattachement

Pour les étudiants du diplôme Diplôme d'Ingénieur de l'Ecole Nationale Supérieure de Techniques Avancées

Avoir suivi :
- des cours de programmation (C et/ou Java, C++)
- ES102 en 1ère année
ou pour les AST connaissances en logique

 

Format des notes

Numérique sur 20

Littérale/grade européen

Pour les étudiants du diplôme Diplôme d'Ingénieur de l'Ecole Nationale Supérieure de Techniques Avancées

Vos modalités d'acquisition :

 - Examen écrit 70 %
- 2 TPs notés  30 %

Le rattrapage est autorisé (Max entre les deux notes écrêté à une note seuil)
  • le rattrapage est obligatoire si :
    Note initiale < 6
  • le rattrapage peut être demandé par l'étudiant si :
    6 ≤ note initiale < 10
L'UE est acquise si Note finale >= 10
  • Crédits ECTS acquis : 2 ECTS
  • Scientifique acquis : 2

Le coefficient de l'UE est : 1

La note obtenue rentre dans le calcul de votre GPA.

L'UE est évaluée par les étudiants.

Pour les étudiants du diplôme Master 1 Parisien de Recherche Opérationnelle

L'UE est acquise si Note finale >= 10
  • Crédits ECTS acquis : 2.5 ECTS

Le coefficient de l'UE est : 1

Programme détaillé

1. CM:
Systèmes à base de microprocesseurs
Méthodologie de conception
Evaluation de Performances (Benchmarks SPEC CPU, EEMBC, TPC)  Loi d'Amdhal
Microélectronique 2D et  3D/FD-SOI
Jeu d'Instructions
Chemin de données et de controle.
2. TD en salle info:
TD: Programmation assembleur MIPS
Profiling
Décodage d'instructions
3. CM:
Processeur Pipeline et superscalaire
Architecture
Performance
4. TD en salle info:
Analyse de performance microprocesseurs
Pipeline et superscalaire.
5. CM:
Hiérarchie mémoire
Cache mémoire - Architecture Harvard
Multi-niveaux
Trace cache
Cas d'étude
6. TD en salle info:
Analyse de performances Mémoire Cache
Analyse consommation d'énergie-surface silicium CACTI
Compromis surface
7. CM:
Architectures multiprocesseurs
Mécanismes matériels de synchronisation
Mécanimes matériels de communication
réseaux sur puce (NOC- Network-on-Chips)
Loi d'Amdhal multi-coeurs
8. TD en salle info:
Processeur Pipeline
Mémoire Cache (energie/temps/performance): TP a remettre
Projet de dimensionnement multi-coeurs.
9. CM:
Architectures multiprocesseurs
Hiérarchie mémoire cohérence de caches
Mémoire transactionnelle
Cas d'études: processeurs ARM Cortex
10. TD en salle info:
Projet de dimensionnement multi-coeurs.
11. CM:
Consommation d'énergie dans les microprocesseurs et multicoeurs
Microélectronique/modèles de consommation/analyse thermique

Data Centers (Google/Amazon/facebook)
12. TD en salle info:
Analyse consommation d'énergie microprocesseurs et multicoeurs
Evaluation analytique et par simulation
de configuration multicoeurs

Modèle d'analyse data centers et cloud
13. Contrôle:
14. CM:
Trends in microelectronics and processor design Microélectronique 2D et  3D/FD-SOI
Opto-electronics
Projets de recherche à  THALES TRT (Palaiseau)
Kalray MPPA®: The Supercomputing on a chip™ solution MPPA-256 (Andey)

Mots clés

CAO, electronique numerique, microarchitecture, microprocesseurs, multiprocesseurs (multicore, manycore, CMP, MPSOC)
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