logo
v2.11.0 (5687)

Cours scientifiques - CSC_5RO06_TA : Accélérateurs matériels pour l'IA et la robotique

Domaine > Computer Science.

Descriptif

De très nombreuses applications embarquées nécessitent du calcul intensif dans des temps contraints qui ne peuvent etre obtenus par des circuits parallèles multicoeurs de manière efficace. Les domaines privilégiés sont la robotique (vision, traitement d'images, automatique controle), les statistiques et Big Data (Prévision des séries chronologiques, analyse et fouilles de données), la sécurité (cryptographie) et l'optimisation.
Les systèmes embarqués font donc souvent appel à des circuits accélérateurs pour des fonctions à calcul intensif.

Les objectifs de ce cours sont doubles:

1. maitriser les techniques de modélisation de circuits numériques à base
de langage de description matériel de haut niveau (C/C++/SystemC) ainsi que les flots de
transformation en un circuit physique

2. maitriser les technologies de circuits numériques reprogrammables de
type FPGA. Ces circuits qui connaissant un essor spectaculaire ces
dernières années sont très largement utilisés dans les applications
embarquées en particulier pour leur capacité a accélerer les calculs.

Ces deux points réunis permettront la conception et l'implémentation de
circuits pour fonctionnalités multiples sur composants reprogrammables.
Les circuits FPGA sont aussi fortement utilisés en vérification de systèmes électroniques
par émulation.

Objectifs pédagogiques

maitriser la conception, réalisation et validation de systemes électroniques embarqués complexes.

21 heures en présentiel (6 blocs ou créneaux)

42 heures de travail personnel estimé pour l’étudiant.

effectifs minimal / maximal:

/20

Diplôme(s) concerné(s)

Pour les étudiants du diplôme Diplôme d'Ingénieur de l'Ecole Nationale Supérieure de Techniques Avancées

1. Architecture des microprocesseurs
2. Programmation (C/C++)

Format des notes

Numérique sur 20

Littérale/grade européen

Pour les étudiants du diplôme Diplôme d'Ingénieur de l'Ecole Nationale Supérieure de Techniques Avancées

Vos modalités d'acquisition :

 1. Examen 40 %
2. Projet 60 %
Projet base sur une carte électronique système embarqué

Le rattrapage est autorisé (Max entre les deux notes écrêté à une note seuil)
  • le rattrapage est obligatoire si :
    Note initiale < 6
  • le rattrapage peut être demandé par l'étudiant si :
    6 ≤ note initiale < 10
L'UE est acquise si Note finale >= 10
  • Crédits ECTS acquis : 2 ECTS

Le coefficient de l'UE est : 1

La note obtenue rentre dans le calcul de votre GPA.

L'UE est évaluée par les étudiants.

Programme détaillé

Séance 1:

11/09

8H30

-

10H00

O.H.

Cours (

1H

30

)

: intro

duction systèmes embarqués

–

mé

thodologies de conception de systèmes

électroniques embarqués

–

HW/SW codesign

-

méthodologie de conception d’accélérateur matériel

état de l’art

-

circuits FPGA Xilinx Zynq

–

PL/PS

-

processeur

ARM 9

architecture

10H15

-

12H15

H.L.

TP (

2

H

):

Présentation logiciel Vivado

-

carte zedboard

p

rogrammation

logiciel embarqué

C sur processeur ARM9

mesure de performances

de logiciel embarqué

optimisation de performances logiciel embarqué

(tps d’exécution, espace mémoire)

Application

: multiplication de matrices,

traitement de graphes

Salle informatique

1148

avec logiciel Vivado et multiprise supplémentaire par table

Séance 2

:

18

/09

8H30

-

10H00

H

.

L.

Cours (

1H

30)

:

Synthèse de haut niveau

–

flot

de conception/synthèse

-

Codage et règles de codage

-

testbench

-

Métriques de performance (surface, fréquence, latence, énergie)

10H15

-

12H15

H.L.

TP (

2

H

) :

Synthèse de haut niveau

–

flot de

conception/synthèse

Conception accélérateurs matériels

:

multiplication de matrices,

traitement de

graphes

Comparaison de performances (SW, HW)

mode

standalone

Salle informatique 1148 avec logiciel Vivado et multiprise supplémentaire par table

Séance 3

:

25/09

8H30

-

10H00

H.L

Cours (

1H

30)

:

Synthèse de haut niveau

–

directives d’optimisation

-

(loop unrolling, loop pipelining,

etc...)

-

Script

d’optimisation

et automatisation exploration de la conception

(TCL scripting)

10H15

-

12H15

H.L.

TP (

2H

) :

Présentation projet accélérateurs matériel

s

pour traitement big data

Conception accélérateurs matériels

:

IA, Big data embarqué

Salle informatique 1148 avec logiciel Vivado et multiprise supplémentaire par table

Séance 4

:

2

/10

:

8H30

-

10H00

H.L.

Cours (

1H

30)

:

inté

gration IP accélérateurs matériels sur plateforme Zynq

10H15

-

12H15

H.L.

TP (

2H

) :

intégration accélérateurs matériels

: multiplication de matrices, traitement de graphes

Comparaison de performances (SW, HW) mode

intégré

High

-

Level Synthesis C Libraries

Salle informatique 1148 avec logiciel Vivado et multiprise supplémentaire par table

Séance 5: 9

/10:

8H30

-

10H00

O.H.

System on Chip

–

design space exploration

–

multi

-

clock design

Cas industriel

:

CEA LIST

Framework

N2D2

–

réseau de neurones

(Olivier

Bichler)

10H15

-

12H15

H.L.

TP (

2H

) :

Projet

Salle informatique 1148 avec logiciel Vivado et multiprise supplémentaire par

table

Séance 6

: 16/10

:

9H00

-

10H00

O.H.

Evaluation

: Examen (

1H

)

10H15

-

12H15

H.L.

O.H.

Soutenances (

2H

)

: 3

0 mns/project

-

group of 4 students

Report

-

démo sur carte zedboard

Salle informatique 1148 avec logiciel Vivado et multiprise supplémentaire par

table

 

Mots clés

ARM, Accélérateurs matériel, embarqué, FPGA, VHDL, Système

Méthodes pédagogiques

cours magistraux et travaux pratiques à base d'outils logiciels de CAO et de carte électronique.

Support pédagogique multimédia

Oui

Veuillez patienter